Проектирование и техническая реализация систем цос комбинация распараллеливания и конвейеризации

Комбинация распараллеливания и конвейеризации

Если в конвейеризованной рекурсивной цепи задержка в обратной связи равна тактов, то при -кратном распараллеливании этой цепи для любого, являющегося делителем получаются независимых ветвей, причем, структура каждой ветви идентична структуре исходной ветви. Пусть , тогда, сделав замену , где и , получаем , где верхний индекс означает номер параллельной ветви.

Заключение

При создании демодулятора сигналов с фазовой манипуляцией, для обеспечения требуемого быстродействия (200 МГц на ПЛИС SPARTAN-3) были применены как распараллеливание, так и конвейеризация рекурсивных цепей. Это привело приблизительно к трехкратному увеличению аппаратных затрат внутри ПЛИС, при этом быстродействие системы увеличилось со 120 МГц до 200МГц. Помимо приведенного выше фильтра были созданы так же и другие элементы цифровой обработки: конвейерный сумматор, конвейерный аккумулятор, конвейерный счетчик, параллельный фильтр скользящего среднего, квадратурный полосовой фильтр, параллельный синтезатор (DDS), конвейерно-параллельная схема Костаса. В виду ограниченности печатного объема эти схемы в тезисах не приводятся.

Литература

1. 
   Keshab K. Parhi. Pipeline Interleaving and Parallelism in Recursive Digital Filters: Pipeline Incremental Block Filtering. IEEE Transactions on Acoustics, Speech, and Signal Processing. vol. 37, No. 7, July 1989.
   
2. 
   Peter M. Kogge and Harold S. Stone. A Parallel Algorithm for the Efficient Solution of General Class of Recurrence Equations. IEEE Transactions on Computers. vol. C-22, No. 8, August 1973
   
3. 
   В. Линдсей Системы синхронизации в связи и управлении. Москва «Советское радио» 1978.
   
4. 
   Уваров С. С. Построение высокоскоростных демодуляторов сигналов ЧМ, ФМ2 и ФМ4 на ПЛИС. Доклады 8-й международной конференции DSPA-2006
   

This paper states out a practical experience of implementation parallel and pipeline recursive algorithms in FPGA. A brief introduction in theory of paralleling and pipelining recursive algorithms is also given. Theory of parallel and pipeline recursive algorithms is thoroughly developed however it has rarely practical applications. Results of practical realization of parallel and pipeline recursive algorithms are produced in this paper and effectiveness of such algorithms is analised.



МОДУЛЬ ОБРАБОТКИ СИГНАЛОВ НА ОСНОВЕ ЦИФРОВОГО СИГНАЛЬНОГО ПРОЦЕССОРА ADSP-TS201

Андреев Н.А., Марочкин М.В., Рыбаков В.Ю.

ФГУП Государственный рязанский приборный завод

В докладе представлен модуль обработки сигналов (МОС), предназначенный для использования в составе малогабаритных вычислительных комплексов бортовых РЛС, объединяющих в едином конструктивном блоке устройства аналого-цифрового преобразования и обработки радиолокационной информации, а также устройства управления блоками РЛ комплекса.

Модуль МОС является программируемым процессором сигналов, выполненным на основе ЦПОС ADSP-TS201S фирмы Analog Devices, и используется для решения задач цифровой обработки радиолокационных (РЛ) сигналов и формирования двумерных изображений.

Структурно модуль МОС включает два вычислительных устройства и устройство управления вводом-выводом (УУВВ).

Вычислительное устройство содержит две микросхемы ЦПОС ADSP-TS201SABP-060 фирмы Analog Devices и четыре микросхемы SDRAM MT48LC32M16A2TG-75IT фирмы Micron, объединенные 64-рарядной шиной кластера с частотой синхронизации 120 МГц. Шина кластера каждого вычислительного устройства подключена к устройству управления вводом-выводом, выполненному на основе микросхемы ПЛИС Stratix II EP2S60F1020I4 фирмы Altera.

УУВВ реализует следующие интерфейсы:

• 
  Последовательный цифровой интерфейс LVDS, обеспечивающий ввод и вывод данных по трем каналам с отдельными линиями синхронизации и числом линий данных на канал соответственно 4, 4 и 8, производительность каждой линии данных 560 Мбит/с.
  
• 
  Интерфейс с шиной CompactPCI, поддерживающий спецификацию PCI версии 2.2 для 32-разрядной шины с тактовой частотой 33 МГц.
  
• 
  HOST-интерфейс, реализующий мост между шиной CompactPCI и шинами кластера вычислительных устройств, обеспечивающий управление модулем от управляющего процессора.
  
• 
  Интерфейс с энергонезависимой FLASH-памятью последовательного типа EPCS64SI16N, обеспечивающими хранение файла конфигурации ПЛИС и программ ЦПОС.
  

УУВВ МОС содержит цифровой коммутатор интерфейсов LVDS, обеспечивающий подключение каждого выходного канала LVDS на соответствующий входной канал LVDS (для контроля), подключение каждого входного канала LVDS к одному или двум вычислительным устройствам, обмен данными по интерфейсу LVDS между кластерами вычислительных устройств модуля, ретрансляцию данных поступающих с входного канала LVDS на выходной канала LVDS.

Модуль МОС обеспечивает ввод по интерфейсу LVDS 32-разрядных данных, поступающих с частотой 28 МГц по 4 позиционным каналам.

Характеристики вычислительных устройств:

• 
  Частота тактового сигнала синхронизации ядра ЦПОС ADSP-TS201SABP-060 – 600 МГц.
  
• 
  Объем синхронной динамической SDRAM памяти внешнего ОЗУ каждого вычислительного устройства - 256 МБ.
  
• 
  Объем FLASH-памяти, - ПЗУ конфигурации ПЛИС – 8 МБ; ПЗУ программ ЦПОС – 8 МБ.
  

МОС выполнен в конструктиве «Евромеханика формфактор 3U», с кондуктивным теплосъемом, обеспечивающем использование модуля в условиях жестких внешних воздействий.

Программное обеспечение модуля МОС включает следующие компоненты:

• 
  Системную библиотеку функций управления устройствами модуля.
  
• 
  Тестовое программное обеспечение для проверки работоспособности устройств модуля.
  
• 
  Драйвер интерфейса PCI для операционной системы реального времени МСВС-Р.
  

Поддержку разработки при разработке и симуляции приложений ЦПОС обеспечивает система проектирования VisualDSP++ версии 4.0 фирмы Analog Devices. Внутрисхемный JTAG эмулятор ADDS-HPPCI-ICE обеспечивает автономную отладку мультипроцессорных приложений ЦПОС для одного кластера МОС. Разработанная программа удаленного отладчика обеспечивают отладку встроенных приложений нескольких модулей МОС в составе вычислительного комплекса

Архитектура аппаратно-программных средств модуля 3С001 позволяет интегрировать в составе вычислительного комплекса до 6 модулей обработки сигналов.


Digital signal processing board based on ADSP-TS201 dsps
Andreev N., Marochkin M., Rybakov V.

Ryazan State Instrument-Making Enterprise

Ryazan State Instrument-Making Enterprise presents DSP-system based on ADSP-TS201 digital signal processors. The system was developed to be used in an Airborne Computer System, which includes analog-to-digital conversion, signal processing and control functions equipment in one compact form-factor. The system solves tasks of programmable digital signal processing and imaging.

The system consists of two Computation Modules and one Input-Output Processor. Each Computation Module includes two ADSP-TS201SABP-060 DSPs from Analog Devices Inc. and four SDRAM memory chips MT48LC32M16A2TG-75IT from Micron. SDRAM ICs interchange the data through a 64-bit cluster bus at 120 MHz clock frequency. The Input-Output Processor is based on Stratix II EP2S60F1020I4 FPGA from Altera. It unites cluster buses of each Computation Module.

Computation Modules are clocked with 600 MHz and allow the board to demonstrate the very high computing power. Memory system in each Computation Module includes 256 MB SDRAM 8 MB Flash-memory and 8 MB ROM.

In order to develope and debug DSP-oriented software it is possible to use VisualDSP++ 4.0 Integrated Development Environment. In order to develope module-oriented software it’s also possible to use VisualDSP++ but with additional special hardware – emulator ADDS-HPPCI-ICE. Working with under six modules installed together into the Airborne Computer System one still has the ability to debug software due to specially developed program tools.
